目前，伺服控制器CPU的架构主要有：
1、单CPU架构ARM（AcornRISCMachine）控制器；2、单CPU架构DSP(DigitalSignalProcess)控制器；3、ARM+FPGA+DSP架构的多CPU控制器。
方法3是目前Zui先进的架构，前两种方法都有局限性。方法1和方法2这种单CPU架构的控制器，一个CPU集算法、采集控制、通讯、显示功能于一体，当算法复杂度和实时性要求高时往往会顾此失彼。而方法3的架构中各个CPU的分工明确，ARM负责通信和显示功能，DSP负责算法运算，FPGA负责采集和控制。方法3的技术瓶颈是满足伺服控制器的实时性要求需要几个CPU之间的高速数据通信，因此，如果能够找到一个高速的通信方式完全可以发挥各个CPU的特性，就像一个多核CPU在工作一样。
本研究基于ARM+FPGA+DSP架构，采用并口通信的方法用于几个CPU之间的内部高速通信；此外伺服驱动器作为伺服系统的一部分还需要和主控器和编码器进行高速通信，来满足整个伺服系统的实时性要求，本架构采用EtherCAT和高速485接口用于控制器和其他设备进行高速通信，描述了系统的原理架构和软件设计架构。
2.多CPU架构控制器原理分析
2.1此架构的控制器中ARM负责通信和显示功能，DSP负责算法运算，FPGA负责采集和控制，如图1所示。
FPGA采集相电压、相电流等物理量通过并口传给DSP；ARM通过EtherCAT接收主控制器命令，通过高速485采集码盘的速度和位置等信息，通过并口传给FPGA中转下再传到DSP；DSP中执行伺服控制的算法，利用FPGA和ARM中采集的数据进行计算，把计算结果再通过并口传给FPGA和ARM，由FPGA和ARM进行相关的控制操作。
图1 多 CPU 架构控制器结构图2.2 此架构控制器中几个CPU之间的双口RAM通信：
用双口RAM中各位数据都是并行传送的，它通常是以字节（8位）的整数倍为单位进行数据传输，能完成数据的输入和输出。用双口RAM通信的原理如2所示。用双口RAM通信具有各数据位同时传输，传输速度快、效率高的特点，多用在实时、快速的场合。
图2 用双口RAM通信原理图2.3 此架构控制器的对外接口有EtherCAT和高速485。
码盘的接口一般采用485接口，所以本控制器也采用485的接口，用DMA来实现；伺服控制器与主控制之间的接口有EtherCAT和PROFINET等协议，本控制器采用应用比较广的EtherCAT接口。实时以太网EtherCAT是由倍福开发的一种工业以太网技术。它以高速率、高有效数据利用率、完全符合以太网标准、刷新周期短、同步性能好等优势,在伺服通讯领域中得到越来越多的应用。其原理如图3所示。
图3 EtherCAT报文3.多CPU架构控制器硬件设计
3.1控制器ARM的设计
主控制器ARM通过STM32F407芯片完成上节介绍的与FPGA的并口通信、EtherCAT通信、485通信。STM32F407属于高端的32位ARM微控制器，该系列芯片是意法半导体（ST）公司出品，其内核是Cortex-M4。本次设计充分利用其资源，实现了并口通信、therCAT通信、485通信。
图4 FSMC框图并口通信：STM32F407具有FSMC功能，灵活的静态存储器控制器(FSMC)是内置大容量的外部存储器控制器，使用这个控制器，STM32可以与FPGA或者存储器进行并口通信。FSMC产生所有驱动这些存储器（把FPGA当做存储器来操作）的信号时序：16个数据线和16个地址线,原理如图4所示。
图5 数据总线XINTF连接框图EtherCAT通信和485通信：EtherCAT通信通过芯片ET1100来实现，ET1100是一款强大的EtherCAT从站控制器ESC专用芯片，ET1100与ARM的接口采用SPI的方式；485通信速度为2.5Mbps，采用DMA的方式来实现，DMA的具体实现方法在下章软件设计中详述。
图6读操作时序3.2控制器FPGA和DSP的并口通信设计
FPGA采用Altera的Cyclone®IV系列FPGA，具有低成本、低功耗的特点，高达532个用户I/O，支持高达200MHz的DDR2SDRAM接口；DSP采用TMS320C28346，通过XINTF连接FPGA，实现双向并口通信。DSP的输入和输出采用中断控制,当FPGA准备好数据后,向DSP发送中断，DSP响应中断后读取相应地址的数据并向另外一段地址写入数据，FPGA等待60μs开始读数据。这样就能够完成两个芯片的并行通信。TMS320C28346型DSP芯片有16位XINTF数据总线,做为系统外部接口,它可以与各种外部存储器或者CPU实现无缝连接，如图5所示。在此系统中,将它与FPGA的16个用户可定义I/O管脚相连,用于实现16位并行数据的通信。TMS320C28346芯片可编程通用输入/输出引脚,任选一个和FPGA的用户I/O管脚相连,作为DSP的读写中断。